X68030 Inside/Out 非公式正誤表

MC68030のキャッシュコントロールレジスタ

P.36 「❺・❹ キャッシュメモリと関連レジスタ」 5行目

誤

…制御ビット（CBE/DBE）が設けられて…

正

…制御ビット（IBE/DBE）が設けられて…

(情報源: X68000 関係資料正誤表) 2021-02-28

P.37 図21

誤

─┬─┬─┬──┬─┬──┬─┬─┬─┬─┬─┬──┬─┬──┬─┬─┐
  │CD│WA│DBE │CD│CED │FD│ED│     0    │IBE │CI│CEI │FI│EI│
─┴─┴─┴──┴─┴──┴─┴─┴─┴─┴─┴──┴─┴──┴─┴─┘

正

─┬─┬─┬──┬─┬──┬─┬─┬─┬─┬─┬──┬─┬──┬─┬─┐
  │0 │WA│DBE │CD│CED │FD│ED│     0    │IBE │CI│CEI │FI│EI│
─┴─┴─┴──┴─┴──┴─┴─┴─┴─┴─┴──┴─┴──┴─┴─┘

(情報源: X68000 関係資料正誤表) 2021-02-28

P.38 「❺・❹ キャッシュメモリと関連レジスタ」 1行目

誤

…対応していないため，CBE/DBEビットの…

正

…対応していないため，IBE/DBEビットの…

(情報源: X68000 関係資料正誤表) 2021-02-28

MC68030のキャッシュメモリの構成

P.37 図20

誤

                    │(ロングワード
 ┐ ┌─┬─┬───┘選択)
 │ │  │  │                                        
─┬─┬─┬─┬─┐
A │A │A │A │A │
0 │0 │0 │0 │0 │
4 │3 │2 │1 │0 │
─┴─┴─┴─┴─┘

正

                    │(ロングワード
 ┐ ┌─┬─────┘選択)
 │ │  │  ┌────(キャッシュヒット後のワード選択)
─┬─┬─┬─┬─┐
A │A │A │A │A │
0 │0 │0 │0 │0 │
4 │3 │2 │1 │0 │
─┴─┴─┴─┴─┘

※編注：データキャッシュの場合は FC2 だけでなく FC1・FC0 もタグとして使われます。

2022-03-01

ドットクロックの値

P.47 図5

誤

├────┼─┬───────────────┤
│        │  │                              │
│  HRL   │HF├───┬───┬───┬───┤
│        │  │  00  │  01  │  10  │  11  │

正

├────┼─┬───────────────┤
│        │  │              HD              │
│  HRL   │HF├───┬───┬───┬───┤
│        │  │  00  │  01  │  10  │  11  │

2021-10-03

垂直方向の動作モード選択

P.49 図7

誤

●図7……HL, VDビットの設定と垂直方向の動作モード
┌─┬─┬───────────┐
│HL│VD│動作モード            │
├─┼─┼───────────┤

正

●図7……HF, VDビットの設定と垂直方向の動作モード
┌─┬─┬───────────┐
│HF│VD│動作モード            │
├─┼─┼───────────┤

2021-10-03

P.50 「❸ 垂直方向の動作モード選択」 1行目

誤

　これらの動作は R20 のHLビット， およびVDビットで決められます。 この関係を図7に示し
ます。HLが‘0’のときは二度読み動作はできないようになっています。HLが‘1’のときには

正

　これらの動作は R20 のHFビット， およびVDビットで決められます。 この関係を図7に示し
ます。HFが‘0’のときは二度読み動作はできないようになっています。HFが‘1’のときには

2021-10-03

CRTCレジスタ設定値計算プログラム

P.52 リスト 14～17行目

誤

14: float dot_clock8[3][4] = {          /* 上位:- [HRL:ｼｽﾃﾑﾎﾟｰﾄ]*2+[HF:R20] */    
15:                         /* 下位:- [HD:R20]          */                        
16:                         /*                    256 512 768   */                
17:     1.64678, 0.82339, 1.64678,1.64678,  /* Low-Mode    8*1/39 *8  *4  *8    */

正

14: float dot_clock8[3][4] = {              /* 上位:- [HRL:ｼｽﾃﾑﾎﾟｰﾄ]*2+[HF:R20] */
15:                                         /* 下位:- [HD:R20]                  */
16:                                         /*                    256 512 768   */
17:     1.64678, 0.82339, 1.64678, 1.64678, /* Low-Mode    8*1/39 *8  *4  *8    */

※編注：コメントの位置がずれているだけですが、分かりにくいので揃えたものを掲載しておきます。

2021-10-03

アドレッシングモードの指定

P.75 図4

誤

│ Dn           │000│アドレスレジスタ番号

正

│ Dn           │000│データレジスタ番号

1997-11-17

タイプ 001(FDBcc/FScc/FTRAPcc)の命令フォーマット

P.78 図7

誤

│111 │000     │未定義(モトローラ予約)
├──┼────┼───────────
│111 │001     │未定義(モトローラ予約)

正

│111 │000     │FScc (abs).W
├──┼────┼───────────
│111 │001     │FScc (abs).L

1997-11-17

タイプ 100(FSAVE)/101(FRESTORE)の命令フォーマット

P.80 図9

誤

├──────────┼──┼──────────┼
│ (xxx).W            │ ／ │         ／         │
├──────────┼──┼──────────┼
│ (xxx).L            │ ／ │         ／         │
├──────────┼──┼──────────┼
│ #<data>            │111 │        100         │
├──────────┼──┼──────────┼

正

├──────────┼──┼──────────┼
│ (xxx).W            │111 │        000         │
├──────────┼──┼──────────┼
│ (xxx).L            │111 │        001         │
├──────────┼──┼──────────┼
│ #<data>            │ ／ │         ／         │
├──────────┼──┼──────────┼

2022-03-01

サンプルプログラム

P.102

誤

●リスト  数値演算プロセッサ用の命令を，68000 用アセンブラでアセンブルするためのフィルタ

正

●リスト  MC68882 の平行動作機能の実験

1997-11-17

DRAMアクセスタイミング

P.122 「❷ DRAMアクセスタイミング」 6行目

誤

　RASとCSが‘L’になったまま…

正

　RASとCASが‘L’になったまま…

2021-04-11

電源部基本配線図

C27 C28 の極性

誤

─┬──○┃   IC23   ┃○──┬─
  │      ┃UPC78M12HF┃      │
  │      ┗━━━━━┛      │
－│ C27        ○      C28 －│
  Ⅲ 220μ      │    100μ   Ⅲ
＋│ (25V)      │    (16V) ＋│
  │            │            │

正

─┬──○┃   IC23   ┃○──┬─
  │      ┃UPC78M12HF┃      │
  │      ┗━━━━━┛      │
＋│ C27        ○      C28 ＋│
  Ⅲ 220μ      │    100μ   Ⅲ
－│ (25V)      │    (16V) －│
  │            │            │

2021-02-28

メイン基本配線図(1)

CIIN: Cache Inhibit Input

中央 MC68EC030 のチップ内左下。

誤

 F12┃_____
──┨RESET
  L1┃    
──┨    
    ┗━━━━━

正

 F12┃_____
──┨RESET
  L1┃____
──┨CIIN
    ┗━━━━━

(情報源: X68000 関係資料正誤表) 2021-02-28